PIPELINED AES-CTR FOR UNDERWATER RGB IMAGE ENCRYPTION/DECRYPTION ON FPGA

Creative Commons License

Akel A. E., Aydın A. T., Akgül B., Kartci A.

Mühendislik Bilimleri ve Tasarım Dergisi, vol.14, no.2, pp.182-194, 2026 (TRDizin)

Abstract

This paper presents a pipelined FPGA implementation of the AES algorithm in the Counter (CTR) mode, specifically optimized for underwater RGB image encryption and decryption. Underwater imaging often suffers from limited bandwidth, so it requires secure transmission in real-time applications. These applications include, but are not limited to, autonomous underwater vehicles (AUVs) and remotely operated vehicles (ROVs). The proposed design achieves high throughput while maintaining low latency. By utilizing a multistage pipeline architecture implemented in Verilog, four pipeline configurations were developed and evaluated, ranging from a non-pipelined baseline to a fully pipelined design. The non-pipelined implementation achieves 1.16 Gb/s with 3106 LUTs and 2193 FFs. Moreover, the 2-stage and 6-stage versions reach 2.56 Gb/s and 6.40 Gb/s, respectively, while the fully pipelined implementation attains 12.80 Gb/s at a clock frequency of 100 MHz, utilizing 6403 LUTs and 2943 FFs. These results demonstrate the efficiency of deep pipelining and provide a favourable balance between performance and resource utilization compared to prior AES implementations.
Bu çalışma, su altı RGB görüntü şifreleme ve çözme uygulamaları için optimize edilmiş, Sayıcı (CTR) modunda AES algoritmasının boru hatlı FPGA gerçekleştirimini sunmaktadır. Su altı görüntüleme sistemleri sınırlı bant genişliği altında çalıştığından, özellikle otonom su altı araçları (AUV) ve uzaktan kumandalı araçlar (ROV) gibi platformlarda güvenli ve gerçek zamanlı veri iletimi gerektirmektedir. Önerilen mimari, düşük gecikme ile verim arasında dengeli bir yapı hedefleyen çok aşamalı boru hatlı Verilog tasarımına dayanmaktadır. Boru hattı olmayan temel yapıdan tam boru hatlı mimariye kadar dört farklı boru hattı yapılandırması geliştirilmiş ve performans açısından değerlendirilmiştir. Boru hattı olmayan tasarım 3106 LUT ve 2193 FF kullanımı ile 1,16 Gb/s işlem hızına ulaşmaktadır. İki aşamalı ve altı aşamalı yapılandırmalar sırasıyla 2,56 Gb/s ve 6,40 Gb/s hız üretmektedir. Tam boru hatlı mimari ise 100 MHz çalışma frekansında 6403 LUT ve 2943 FF kullanımı ile 12,80 Gb/s veri işleme kapasitesi göstermektedir. Elde edilen bulgular, derin boru hattı mimarisinin verimi artırdığını ve kaynak kullanım etkinliğini koruduğunu ortaya koymaktadır. Önceki FPGA üzerindeki AES uygulamaları ile karşılaştırıldığında, önerilen tasarım bant genişliği ve enerji kısıtlarının belirleyici olduğu su altı sistemleri için uygun bir performans–kaynak dengesi sunmaktadır.